Evaluare:
Cartea este bine apreciată pentru claritatea sa și abundența de exemple, ceea ce o face potrivită pentru începători în proiectarea logică. Mulți utilizatori au raportat îmbunătățiri semnificative în înțelegerea și implicarea lor în acest subiect. Cu toate acestea, unii cititori au considerat că acoperirea Verilog a fost insuficientă, determinându-i să returneze cartea.
Avantaje:Ușor de înțeles, exemple excelente pentru începători, explicații clare, încurajează învățarea, crește înțelegerea proiectării logice.
Dezavantaje:Acoperire insuficientă a Verilog pentru unii cititori.
(pe baza a 4 recenzii ale cititorilor)
Introduction to Logic Circuits & Logic Design with Verilog
Acest manual pentru cursurile de proiectare a sistemelor digitale prezintă studenților hardware-ul fundamental utilizat în calculatoarele moderne.
Acoperirea include atât abordarea clasică a proiectării sistemelor digitale (de exemplu, pix și hârtie), în plus față de abordarea modernă a proiectării în limbajul de descriere hardware (HDL) (pe calculator). Utilizarea acestui manual permite cititorilor să proiecteze sisteme digitale folosind abordarea modernă HDL, dar ei au o bază largă de cunoștințe despre hardware-ul de bază și teoria proiectelor lor.
Această carte este concepută pentru a se potrivi cu modul în care materialul este predat efectiv în sala de clasă. Subiectele sunt prezentate într-o manieră care construiește cunoștințe de bază înainte de a trece la subiecte avansate. Autorul a conceput prezentarea având în centrul său obiectivele de învățare și evaluarea.
Fiecare secțiune abordează un rezultat specific al învățării pe care studentul ar trebui să fie capabil să îl „facă” după finalizarea acesteia. Verificările de concepte și problemele de exerciții oferă un set bogat de instrumente de evaluare pentru a măsura performanța studentului la fiecare rezultat.
© Book1 Group - toate drepturile rezervate.
Conținutul acestui site nu poate fi copiat sau utilizat, nici parțial, nici integral, fără permisiunea scrisă a proprietarului.
Ultima modificare: 2024.11.08 07:02 (GMT)